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VHDL

メモリ（SRAM）操作のテクニック

Embedded VHDL

SRAMにカメラからの画像を書き込みつつ、ディスプレイ表示用の画像を読みだす場合。両方ともピクセルクロックは25MHzでSRAMの応答が10ns（W/R） すると50MHzで1クロック以内に処理が可能だからメモリは50MHzで動作可能。時系列でみると 50MHz - WRWRWRWR....…

range と　length と subtype

Embedded VHDL

signal の指定は range と length を使うと便利。 信号の宣言 signal s_addr0 : std_logic_vector(17 downto 0); signal s_addr1 : std_logic_vector(17 downto 0); signal s_addr2 : std_logic_vector(17 downto 0); 信号の宣言（range） signal s_addr0 : …

クロック周りのエラー

Embedded VHDL Xilinx-ISE10.1

ISE10.1より、クロックの配置配線する際に CLOCK_DEDICATED_ROUTE 制約を追加しないとエラーが出る。 クロックかどうかはたぶん論理合成ツールが rising_edge や falling_edge を使っている信号を判別してるんじゃないかと推測。 エラー内容 ERROR:Place:101…