2009-01-01から1ヶ月間の記事一覧

FPGA 有用情報サイト

Embedded

下記のサイトは、FPGA や マイコン といった組み込み関係の情報を掲載している。 （有名かな？） 私的メモということでついでに紹介。FPGAの部屋 http://marsee101.blog19.fc2.com/FPGAの部屋のまとめ http://marsee101.web.fc2.com/index.html

range と　length と subtype

Embedded VHDL

signal の指定は range と length を使うと便利。 信号の宣言 signal s_addr0 : std_logic_vector(17 downto 0); signal s_addr1 : std_logic_vector(17 downto 0); signal s_addr2 : std_logic_vector(17 downto 0); 信号の宣言（range） signal s_addr0 : …

ISE を使いやすくする

Embedded Xilinx-ISE10.1

ISE を使いやすくするための方法をいくつかメモ。 設定画面等は ISE 10.1 の画面。 1. ISE エディタの背景を黒くする エディタは背景を暗くする方が好きなので 背景を黒くする方法。 Edit > Preferences > ISE Text Editor 赤い四角の部分をチェックすれば、…

シンタックスハイライト テスト

はてな記法

はてな記法 の シンタックスハイライト（Syntax Highlight） 機能を試してみる。※ シンタックスハイライト とはソースコードをキーワードで色分けする機能 VHDLサンプル -- VGA : output sync LCLK <= clk25m; -- for VGA LCK <= clk25m; -- for LCD nLBLANK …

クロック周りのエラー

Embedded VHDL Xilinx-ISE10.1

ISE10.1より、クロックの配置配線する際に CLOCK_DEDICATED_ROUTE 制約を追加しないとエラーが出る。 クロックかどうかはたぶん論理合成ツールが rising_edge や falling_edge を使っている信号を判別してるんじゃないかと推測。 エラー内容 ERROR:Place:101…